内容简介

《EDA工程技术丛书:Altera FPGA系统设计实用教程》可作为高等学校电子信息、计算机、自动化等专业的本科生教材，也可供从事电子设计的工程技术人员参考。

图书目录

第1章FPGA开发概要 1.1可编程逻辑器件简介 1.2FPGA芯片 1.2.1FPGA框架结构 1.2.2Altera公司的FPGA 1.3FPGA开发工具 1.4基于FPGA的开发流程 1.4.1典型FPGA开发流程 1.4.2FPGA的配置 1.4.3基于FPGA的SoC设计方法 第2章硬件描述语言 2.1VHDL硬件描述语言 2.1.1程序基本结构 2.1.2VHDL程序语法规则 2.1.3并行语句 2.1.4顺序语句 2.1.5子程序及子程序调用语句 2.2Verilog硬件描述语言 2.2.1VerilogHDL程序基本结构 2.2.2VerilogHDL数据类型 2.2.3VerilogHDL运算符 2.2.4VerilogHDL描述语句 2.2.5语句的顺序执行与并行执行 2.2.6VerilogHDL元件例化 第3章QuartusⅡ设计开发环境 3.1QuartusⅡ概述 3.2QuartusⅡ设计流程 3.2.1设计输入 3.2.2设计处理 3.2.3波形仿真 3.2.4器件编程 3.3嵌入式逻辑分析仪使用 第4章基本电路的VHDL设计 4.1基本电路的VHDL设计 4.1.1优先编码器 4.1.2数据选择器 4.1.3组合逻辑电路与并行语句、进程语句的关系 4.1.4运算电路 4.1.5时钟信号 4.1.6锁存器和触发器 4.1.7同步、异步信号的描述 4.1.8同步电路的设计原则 4.1.9计数器 4.1.10分频电路 4.1.11寄存器 4.1.12状态机 4.1.13动态扫描电路 4.2基本电路的Verilog设计 4.2.1优先编码器 4.2.2译码器 4.2.3数据选择器 4.2.4运算电路的设计 4.2.5时钟信号 4.2.6触发器 4.2.7同步、异步控制信号 4.2.8计数器 4.2.9分频器 4.2.10寄存器 4.2.11串并转换电路 4.2.12有限状态机 4.2.13动态扫描电路 第5章基于IP的设计 5.1IP核 5.2触发器IP核的VHDL设计应用 5.3存储器IP核的VHDL设计应用 5.4锁相环IP核的VHDL设计应用 5.5运算电路IP核的VHDL设计应用 第6章人机交互接口设计 6.1键盘扫描电路的VHDL设计 6.1.1设计原理 6.1.2设计实现 6.1.3综合仿真 6.2液晶驱动电路的VHDL设计 6.2.1设计原理 6.2.2设计实现 6.2.3综合仿真 第7章数字信号处理 7.1差错控制电路的VHDL设计（CRC校验电路） 7.1.1设计原理 7.1.2校验电路的VHDL实现 7.1.3综合仿真 7.2滤波电路的VHDL设计 7.2.1设计原理 7.2.2FIR滤波电路的设计实现 7.2.3综合仿真 7.3HDB3基带信号编译码电路的VHDL设计 7.3.1设计原理 7.3.2设计实现 7.3.3综合仿真 第8章密码算法设计 8.1分组密码算法的VHDL设计（SM4） 8.1.1SM4算法原理 8.1.2设计实现 8.1.3仿真验证 8.2流密码算法的VHDL设计（ZUC） 8.2.1ZUC算法原理 8.2.2设计实现 8.2.3仿真验证 8.3HASH算法的VHDL设计（SM3） 8.3.1SM3算法原理 8.3.2设计实现 8.3.3仿真验证 第9章基于NiosⅡ的SOPC系统开发 9.1SOPC技术简介 9.1.1NiosⅡ嵌入式处理器 9.1.2SOPCBuilder开发工具 9.1.3SOPC开发流程 9.2SOPC硬件开发 9.2.1启动SOPCBuilder 9.2.2添加CPU及外设IP模块 9.2.3自定义CPU指令逻辑 9.2.4自定义外设IP的设计与添加 9.2.5集成NiosⅡ系统至QuartusⅡ 9.3SOPC软件系统开发 9.3.1创建NiosⅡ工程 9.3.2设置工程的系统属性 9.3.3程序编写及编译 9.3.4代码调试及运行 附录DES算法的S盒 参考文献

文摘

版权页： 插图： signal'last—event属性函数返回信号最后一次发生的事件到现在时刻所经历的时间。 signal'last—value属性函数返回信号最后一次变化前的值。 signal'last—active返回一个时间值，即从信号最后一次发生的事务到现在的时间长度。 3）由属性生成信号 利用VHDL的属性，还可以生成一类特别的信号，以所加的属性函数为基础和规则而形成，即带属性函数的信号，包含了属性函数所增加的有关信息。此类信号主要用在仿真环节中，主要有以下几种： signal'delyed[（time）]属性函数将产生一个延时的信号，该信号在signal经过time表达式所确定的时间延时后得到。 signal'stable[（time）]表示若在表达式time规定的时间内，信号signal是稳定的，没有事件发生，则返回一个“真”值，否则返回“假”值。 signal'quiet[（time）]表示若信号signal在时间表达式time指定的时间内没有事务要处理，则返回一个“真”值，否则返回“假”值。 signal'transaction属性将建立一个bit类型的信号，当属性所加的信号有事务时，其值都将发生变化。信号signal'transaction上的一个事件表明在signal上有一个事务。