简介

将用于集成电路综合过程的设计文件进行仿真，动态时序验证得以进行。该过程与静态时序分析相对应，后者与动态时序验证有着相似的目标，但是它并不需要对集成电路的实际功能进行仿真。

专用集成电路

专用集成电路（英语：Application-specific integrated circuit，缩写：ASIC），是指依产品需求不同而客制化的特殊规格集成电路；相反地，非客制化的是应用特定标准产品（Application-specific standard product）集成电路。

专用集成电路是由特定使用者要求和特定电子系统的需要而设计、制造。由于单个专用集成电路芯片的生产成本很高，如果出货量较小，则采用专用集成电路在经济上不太实惠。这种情况可以使用可编程逻辑器件（如现场可编程逻辑门阵列）来作为目标硬件实现集成电路设计。此外，可编程逻辑器件具有用户可编程特性，因此适合于大规模芯片量产之前的原型机，来进行调试等工作。但是可编程逻辑器件在面积、速度方面的优化程度不如全定制的集成电路。

一般专用集成电路的ROM和RAM都在出厂前经过掩膜（MASK），如常用的红外线遥控器发射芯片就是这种芯片。

专用集成电路的特点是面向特定用户的需求，品种多、批量少，要求设计和生产周期短，它作为集成电路技术与特定用户的整机或系统技术紧密结合的产物，与通用集成电路相比具有体积更小、重量更轻、功耗更低、可靠性提高、性能提高、保密性增强、成本降低等优点。

逻辑综合

在集成电路设计中，逻辑合成（英语：logic synthesis）是所设计数字电路的高抽象级描述，经过布尔函数化简、优化后，转换到的逻辑门级别的电路连线网表的过程。

通常，逻辑综合的信息来源是硬件描述语言——主要是VHDL和Verilog等，设计人员通常使用硬件描述语言来进行电路的高级抽象（通常是数字电路寄存器传输级的数据、行为）描述数字电路的逻辑功能，这样他们可以把更多精力投入功能方面的设计，而避免在一开始就研究可能极其复杂的电路连线。

然而，从电路的高级抽象描述到实际连线网表，并不是一项简单的工作。在以前，这需要设计人员完成逻辑函数的建立、简化、绘制逻辑门网表等诸多步骤。随着电路的集成规模越来越大，人工进行逻辑综合变成了一项十分繁琐的任务。

随着电子设计自动化的发展，逻辑综合这一步骤可以由计算机工具辅助完成。但是，由于自动化逻辑综合工具并不总能够产生最优化的逻辑门网表，因此人工的介入仍然不可缺少。某些工具能够在可编程逻辑器件，如可编程阵列逻辑（Programmable Array Logic, PAL）和现场可编程逻辑门阵列（Field Programmable Gate Array, FPGA）上生成数据流过程，而另一些工具则可以生产专用集成电路。逻辑综合是电子设计自动化的一个重要方面。