简介

MR所用的射频脉冲的频率并不均匀，包括由低到高的一段频率，常以其中心频率表示。在B0为1.0T时，Larmorr频率为42.5MHz，如某一射频脉冲的带宽为20kHz(即0.02MHz)，则该射频脉冲实际上包含42.49-42.51MHz这一范围的频率，其中心频率为42.5MHz，带宽越宽，断层厚度越厚。带宽不变时，层面选择方向上的梯度磁场强度越高，层厚越薄，故通过调整射频脉冲的带宽或改变梯度磁场的强度，可得到不同层面，临床上主要通过改变梯度磁场的强度来达到改变层厚的目的。1

中心频率的应用选择

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天线中心频率选择需要兼顾探测深度、分辨率和天线尺寸是否符合场地需要。一般来说，中心频率越高，介质内的电磁波波长越短，探测分辨率则越高，但其探测深度则越浅，反之则相反。因此，在满足分辨率且场地条件又许可时，应该尽量降低天线中心频率，以便最大限度的加大检测深度。如果要求的空间分辨率为x(m)，周围环境相对介电常数为εr，可由下式作为初选雷达天线的中心频率f的依据，即：

（HMZ）

通常情况下，基层厚度为10～60 cm，面层厚度<20cm，在检测中还需根据检测目标界面的埋深，选择合理的天线中心频率，方可取得最佳效果。影响探测深度主要因素除了工作中心频率外，还有介质吸收系数或电导率，背景噪音功率，发射功率和方向性，目标体的形状与电性特征等，可见影响探测深度因素是一个复杂性问题。因此，针对不同路面结构层的不同材料进行试验选定。

为研究探地雷达检测路面基层的最佳测试中心频率技术指标，我们在济源至东明高速公路焦作至修武段，对已在下基层的顶部，底基层的顶部，垫层顶部，垫层中部和垫层底部分别埋设金属板的几个路段，参照式的估算，分别采用了：400 MHZ，900 MHZ，1.0 GHZ，2.0 GHZ天线，置布一条通过5块埋板地面投影位的纵剖面进行现场测试，并在每一块埋板处布置了横跨路面的横剖面，其中，K11+400剖面测试结果如图2-4-1、2-4-2、2-4-3、2-4-4所示。此外，还在I标段K4+900和K9+800处，进行了相同的现场测试。

由实测资料我们可得出以下结论：

(1)随着中心频率的增高，其探测深度明显减小。

(2)利用400 MHz和900 MHz中心工作频率能准确查明埋深在60.0cm内的路面基层和底基层结构层厚度和缺陷；在理想条件(湿度较小)下，可分别对150 cm和100 cm深度范围内的基层、底基层和垫层的厚度与缺陷进行探测。

(3)1000 MHz和2000 MHz中心频率仅能准确检测埋深在40.0cm内的基层厚度和缺陷，在理想条件(湿度较小)下，能分别对其下方80cm和60cm范围内的结构层进行检测。2

射频频率调制和中心频率校正

考虑到FM—UWB对相位噪声的要求很低(-80dBc/Hz@1MHZ频偏)，为了实现超宽带频谱，射频FM常用高增益的射频VCO来实现；既可用LC-VCO，在先进工艺如65nm情况下，也可以用Ring VCO。中心频率校正有两种方法：数字频率偏差预补偿、锁频环(FLL)。

图5-6给出了基于数字频率偏差预补偿的中心频率校正电路。射频VCO首先工作在闭环情况下，当其中心频率为fc时，PLL负反馈使VCO的输入控制电压保持在VCM+△m，频率偏移量△fc对应的模拟电压△m经ADC被保存在存储器(如ROM)中；然后VCO工作在开环状态，保存在ROM巾的频偏电压△。经DAC后直接和共模电平为KM的子载波相加，两者之和被送往VCO进行射频频率调制。如此，射频中心频率就维持在fc上。

这种预补偿方法的不足之处是明显的：①需要太多的模块，如ADC、DAC、ROM和PLL，不利于CMOS集成，且设计复杂、功耗大；②需要在两种工作模式间进行切换，不可避免地引进了开关噪声；③在VCO进行频率调制时，无法实时校正其中心频率。

当射频VCO进行频率调制时，尽管其瞬时频率变化很快，但其平均值或者中心频率却变化缓慢，可以用一个频率负反馈环路如FLL去实时校正它。图5-7给出了基于FLL的中心频率实时校正电路。它运用双通路射频VCO和环路带宽很窄的FLL，在实现快速调频的同时，进行慢速的巾心频率校正。

鉴频器采用时钟计数的方法检测中心频率偏差，控制后续的自加减计数器和△-ΣDAC，得到校正电压VCZL，后者调节VCO的校正通路，反向纠正中心频率偏差。FLL环路带宽由△-ΣDAC的RC滤波器的截止频率决定，尽可能小，但要能跟上中心频率随电源电压和温度的漂移速率。为了消除LC VCO可变电容管对△-ΣDAC馈入的kickback噪声，在电路中引入隔离驱动(Buffer)。为了抑制电源、地的共模噪声，使用了差分结构的DAC。为了降低校正环路的功耗．让大电流模块如高频电流模(CML)分频器，受duty-cycle时钟控制，工作在亚连续状态。当高频分频器不工作时，计数器的输出要保持不变，这时VCO的中心频率就锁存了，直到下一个duty-cycle周期到来继续校正，这样，就能在确保巾心频率实时校正的前提下，降低FLL环路的总功耗，

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