三态输出电路

三态电路可提供三种不同的输出值：逻辑“0”，逻辑“1”和高阻态。高阻态主要用来将逻辑门同系统的其他部分加以隔离。例如双向I/O电路和共用总线结构中广泛应用三态特性。

一个简单的三态缓冲电路如下图所示，图(a)为表示符号，图(b)为逻辑结构。由允许信号E控制输出，当E=1为高电平时，电路的功能是一个正常的缓冲驱动器。输出根据输入为低电平或高电平则相应为低电平和高电平。当E=0为低电平时，不论输入为何种电平，Ma管的输入为低电平，Mp管的输入为高电平，两管均不导通。切断输出节点与电源VOD和地的通路，此时输出呈高阻态。实际上泄漏电流还是有的，但非常小，故输出阻抗非常大。1

结构

三态门电路的输出结构与普通门电路的输出结构有很大的不同，它在电路中增加了一个输出控制端EN(Enable的缩写)。当EN=1时，对原电路无影响，电路的输出符合原来电路的所有逻辑关系。当EN=0时，电路内部所有的输出将处于一种关断状态。

可以用一个受EN控制的开关对三态门电路的输出结构进行等效。下图是一个具有三态输出的“非”门的逻辑符号及其等效电路．当EN=1时，非门输出端的开关接通，所以它符合非门的所有逻辑关系。当EN=0时，开关断开，此时在电路的外部看电路输出端的电流几乎为0，所以这是一种高阻状态。

这样，这个电路的输出就有了3个逻辑状态：逻辑0、逻辑1和高阻态。2

当多个三态门的输出端连在一起形成总线时，只要保证任何一个时刻只有一个三态门的输出控制端有效，就不会发生总线冲突现象。此时总线上的逻辑电平由那个输出有效的电路确定。

由于三态门通常总是用来驱动总线，所以大部分三态门的输出电流能力要比同系列的普通逻辑门电路强的多。在计算机等其他设备中，总线的位数常常是8的倍数，所以也常常将8个、16个甚至32个三态门的输出控制端连接在一起，形成一个公共控制端。2

组成

一个三态输出电路一般由一个非门、两个或非门和两个NMOS晶体管组成。NMOS晶体管可视为一个开关，当为其输入高电位时接通，而输入低电位时断开。

电路原理

①三态输出电路原理图如下图所示。

②电路分析。

当E为高电位时，经非门后加到两个或非门输入端的均为低电位，此时若A为高电位，则G2为低电位，NMOS管T2断开，G2反馈到上一个或非门后，G1为高电位，NMOS管T1导通，即B与+5 V接通，B点为高电位，B=1；若A为低电位，则G2为高电位，G1为低电位，NMOS管T1断开，T2导通，即B与地接通，B点为低电位，B=0。

故此可知，当E=1时：若A=1，则B=1；若A=0，则B=0。