简介

PAL器件由可编程的与阵列、 固定的或阵列和 输出反馈单元组成。不同型号PAL器件有不同的输出和反馈结构，适用于各种 组合逻辑电路和 时序逻辑电路的设计。

基本结构

输出和反馈结构

由可编程的与阵列和固定的或阵列组成，没有输出反馈信号，输入和输出引出端是固定的，不能由用户自行定义。只适用于简单的组合 逻辑电路设计。

输入和输出型结构

具有三态输出 缓冲器和 反馈缓冲器。反馈缓冲器可使三态输出反馈到与阵列输入端，构成简单的触发器，使输出具有记忆功能。用户通过编程可以控制三态输出缓冲器的状态，从而实现对输入/输出引出端数目的任意配置。利用可编程输入/输型PAL器件，可设计 编码器、 译码器、 数据选择器等组合逻辑电路，也可完成串行数据移位和循环等操作。

带反馈的寄存器型结构

具有记忆功能，由于整个器件只有一个共用时钟和一个输出使能输入端，因此可以构成计数器等 同步时序逻辑电路。

带异或的寄存器型结构

与阵列的输出分成两组相或，经异或运算后加到 D触发器的输入端，使得逻辑电路的设计更加灵活、方便。

算术选通反馈型结构

在异或型PAL的基础上增加算术选通电路，产生输入信号和反馈信号的４个最大项。　算术选通电路产生的４个最大项，加到与阵列输入端，通过对与阵列编程，可得到16种逻辑组合输出。 算术选通反馈型PAL器件，主要用于实现快速的加、减、大于、小于等算术逻辑电路。

异步可编程寄存器输出型结构

有４个乘积项作为专用乘积项，分别控制三态输出缓冲器、D触发器的 时钟、置位和复位，可实现输入/输出端的动态配置和器件中各触发器的异步控制。在 或门和D触发器之间增加了一个可编程 异或门，其中一个输入端是或门的输出，另一个是可编程异或门输出极性控制端。通过对输出极性控制端编程，可以改变触发器输入信号的极性。 这种结构的PAL器件特别适合设计复杂的异步时序逻辑电路。

乘积项公用输出结构

相邻两个逻辑单元乘积项可同时接到两个或门。