基本介绍

内容简介

由Joseph Cavanagh编著的《Verliog HDL数字设计与建模》在内容涵盖了电路建模、基本语法与电路、典型数学运算、复杂的编码/解码/纠错电路、各类时序状态机和完整的流水线 RISC 处理器的设计等。 《Verliog HDL数字设计与建模》中的实例是作者根据其20多年的计算机设备设计经验精选出来的。虽然逻辑设计的方法贯穿于整本书之中， 但本书的意图并不是讨论逻辑设计。读者应该有足够的组合逻辑和时序逻辑的设计背景。书中大量的设计实例将帮助读者彻底理解Verilog这门流行的硬件描述语言。 《Verliog HDL数字设计与建模》的读者应该是电子设计工程师、计算机工程师、计算机科学家， 以及电子工程、计算机工程和计算机科学专业的在读研究生及这些专业的高年级本科生。

作者简介

作者:（美）卡瓦纳 译者:陈亦欧 李林 黄乐天

图书目录

第1章简介 1.1HDL的历史 1.2Verilog HDL 1.2.1IEEE标准 1.2.2特性 1.3断言第2章概述 2.1设计方法 2.2模16同步计数器 2.34比特行波进位加法器 2.4模块和端口 2.4.1设计一个用于仿真的testbench 2.4.2结构定义 2.5数据流建模简介 2.5.1二输入异或门 2.5.2带延迟信息的四个二输入与门 2.6行为级建模简介 2.6.1三输入或门 2.6.24比特加法器 2.6.3模16同步计数器 2.7结构化建模简介 2.7.1实现积之和式 2.7.2全加器 2.7.34比特行波进位加法器 2.8混合建模简介 2.8.1全加器 2.9习题第3章语言元素 3.1注释 3.2标识符 3.3关键字 3.3.1双向门 3.3.2电荷储存强度 3.3.3CMOS门 3.3.4组合逻辑门 3.3.5连续赋值 3.3.6数据类型 3.3.7模块说明 3.3.8MOS开关 3.3.9多路分支 3.3.10命名的事件 3.3.11参数 3.3.12端口声明 3.3.13过程块结构 3.3.14过程连续赋值语句 3.3.15过程控制 3.3.16上拉和下拉门 3.3.17信号强度 3.3.18specify块 3.3.19任务和函数 3.3.20三态门 3.3.21时序控制 3.3.22用户自定义原语 3.4值集 3.5数据类型 3.5.1线型数据类型 3.5.2寄存器数据类型 3.6编译器指令 3.7习题第4章表达式 4.1操作数 4.1.1常数 4.1.2参数 4.1.3线 4.1.4寄存器 4.1.5比特选择 4.1.6部分选择 4.1.7存储元件 4.2操作符 4.2.1算术运算操作符 4.2.2逻辑运算操作符 4.2.3关系运算操作符 4.2.4相等运算操作符 4.2.5按位运算操作符 4.2.6缩位运算操作符 4.2.7移位运算操作符 4.2.8条件运算操作符 4.2.9拼接运算操作符 4.2.10复制运算操作符 4.3习题第5章门级建模 5.1多输入门 5.2门延迟 5.2.1惯性延迟 5.2.2传输延迟 5.2.3模块路径延迟 5.3更多的设计实例 5.3.1迭代网络 5.3.2优先编码器 5.4习题第6章用户自定义原语 6.1定义用户自定义原语 6.2组合逻辑UDP 6.2.1卡诺图输入变量 6.3时序的用户自定义原语 6.3.1电平敏感UDP 6.3.2边沿有效UDP 6.4习题第7章数据流建模 7.1连续赋值 7.1.1三输入与门 7.1.2积之和 7.1.3缩位操作符 7.1.4八进制到二进制的编码器 7.1.54选1选通器 7.1.6使用条件操作符实现4选1选通器 7.1.74比特加法器 7.1.8超前进位加法器 7.1.9异步时序状态机 7.1.10脉冲模式异步时序状态机 7.2隐含连续赋值 7.3延迟 7.4习题第8章行为级建模 8.1过程化结构 8.1.1initial语句 8.1.2always语句 8.2过程赋值 8.2.1等号右边的延迟 8.2.2等号左边的延迟 8.2.3阻塞赋值 8.2.4非阻塞赋值 8.3条件语句 8.4case语句 8.5循环语句 8.5.1for循环 8.5.2while循环 8.5.3repeat循环 8.5.4forever循环 8.6语句块 8.6.1顺序执行块 8.6.2并行执行块 8.7过程连续赋值语句 8.7.1assign...deassign 8.7.2force...release 8.8习题第9章结构化建模 9.1模块的例化 9.2端口 9.2.1未连接的端口 9.2.2端口连接规则 9.3设计实例 9.3.1格雷码到二进制的转换器 9.3.2BCD码到十进制的译码器 9.3.3模10计数器 9.3.4加法器/减法器 9.3.54功能算术和逻辑运算单元 9.3.6加法器和高速移位器 9.3.7阵列乘法器 9.3.8MooreMealy同步时序状态机 9.3.9Moore同步时序状态机 9.3.10Moore异步时序状态机 9.3.11Moore脉冲模式异步时序状态机 9.4习题第10章任务和函数 10.1任务 10.1.1任务声明 10.1.2任务调用 10.2函数 10.2.1函数声明 10.2.2函数调用 10.3习题第11章补充设计实例 11.1约翰逊计数器 11.2计数移位器 11.3通用移位寄存器组 11.4汉明码检错和纠错 11.5布思算法 11.6Moore同步时序状态机 11.7Mealy 脉冲模式异步时序状态机 11.8Mealy独热状态机 11.9BCD码加减法器 11.9.1BCD码加法 11.9.2BCD码减法 11.10流水线精简指令集计算机处理器 11.10.1指令cache 11.10.2指令单元 11.10.3译码单元 11.10.4执行单元 11.10.5寄存器阵列 11.10.6数据cache 11.10.7RISC CPU的顶层 11.10.8系统顶层 11.11习题 附录A事件队列 附录BVerilog工程的步骤 附录C部分习题解答